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unreferenced

References

gen/lib/Target/Hexagon/HexagonGenDAGISel.inc

71498 /*139022*/  /*SwitchOpcode*/ 30|128,4/*542*/, TARGET_VAL(ISD::SIGN_EXTEND_VECTOR_INREG),// ->139568

gen/lib/Target/X86/X86GenDAGISel.inc

125292 /*257774*/          /*SwitchOpcode*/ 45, TARGET_VAL(ISD::SIGN_EXTEND_VECTOR_INREG),// ->257822
127621 /*262342*/          /*SwitchOpcode*/ 46, TARGET_VAL(ISD::SIGN_EXTEND_VECTOR_INREG),// ->262391
160163 /*325332*/          /*SwitchOpcode*/ 69, TARGET_VAL(ISD::SIGN_EXTEND_VECTOR_INREG),// ->325404
161821 /*328557*/          /*SwitchOpcode*/ 69, TARGET_VAL(ISD::SIGN_EXTEND_VECTOR_INREG),// ->328629
177728 /*360226*/          /*SwitchOpcode*/ 60, TARGET_VAL(ISD::SIGN_EXTEND_VECTOR_INREG),// ->360289
178621 /*361897*/          /*SwitchOpcode*/ 57, TARGET_VAL(ISD::SIGN_EXTEND_VECTOR_INREG),// ->361957
189155 /*382047*/  /*SwitchOpcode*/ 58|128,16/*2106*/, TARGET_VAL(ISD::SIGN_EXTEND_VECTOR_INREG),// ->384157

gen/lib/Target/X86/X86GenFastISel.inc

 5923   case ISD::SIGN_EXTEND_VECTOR_INREG: return fastEmit_ISD_SIGN_EXTEND_VECTOR_INREG_r(VT, RetVT, Op0, Op0IsKill);

lib/CodeGen/SelectionDAG/DAGCombiner.cpp

 1557   case ISD::SIGN_EXTEND_VECTOR_INREG: return visitSIGN_EXTEND_VECTOR_INREG(N);
 8894          Opcode == ISD::ANY_EXTEND || Opcode == ISD::SIGN_EXTEND_VECTOR_INREG ||
 8960     if (Opcode == ISD::SIGN_EXTEND || Opcode == ISD::SIGN_EXTEND_VECTOR_INREG)
10411        N0.getOpcode() == ISD::SIGN_EXTEND_VECTOR_INREG ||
10415         TLI.isOperationLegal(ISD::SIGN_EXTEND_VECTOR_INREG, VT))
10416       return DAG.getNode(ISD::SIGN_EXTEND_VECTOR_INREG, SDLoc(N), VT,
18640       Opcode != ISD::SIGN_EXTEND_VECTOR_INREG &&

lib/CodeGen/SelectionDAG/LegalizeIntegerTypes.cpp

  109   case ISD::SIGN_EXTEND_VECTOR_INREG:
 4232       case ISD::SIGN_EXTEND_VECTOR_INREG:

lib/CodeGen/SelectionDAG/LegalizeVectorOps.cpp

  433   case ISD::SIGN_EXTEND_VECTOR_INREG:
  776   case ISD::SIGN_EXTEND_VECTOR_INREG:

lib/CodeGen/SelectionDAG/LegalizeVectorTypes.cpp

   67   case ISD::SIGN_EXTEND_VECTOR_INREG:
  426   case ISD::SIGN_EXTEND_VECTOR_INREG:
  879   case ISD::SIGN_EXTEND_VECTOR_INREG:
 2031     case ISD::SIGN_EXTEND_VECTOR_INREG:
 2828   case ISD::SIGN_EXTEND_VECTOR_INREG:
 3287         return DAG.getNode(ISD::SIGN_EXTEND_VECTOR_INREG, DL, WidenVT, InOp);
 3396       case ISD::SIGN_EXTEND_VECTOR_INREG:
 3412     case ISD::SIGN_EXTEND_VECTOR_INREG:
 4266     return DAG.getNode(ISD::SIGN_EXTEND_VECTOR_INREG, DL, VT, InOp);

lib/CodeGen/SelectionDAG/SelectionDAG.cpp

 2995   case ISD::SIGN_EXTEND_VECTOR_INREG: {
 3548   case ISD::SIGN_EXTEND_VECTOR_INREG: {
 4594   case ISD::SIGN_EXTEND_VECTOR_INREG:

lib/CodeGen/SelectionDAG/SelectionDAGDumper.cpp

  317   case ISD::SIGN_EXTEND_VECTOR_INREG:   return "sign_extend_vector_inreg";

lib/CodeGen/SelectionDAG/TargetLowering.cpp

 1654   case ISD::SIGN_EXTEND_VECTOR_INREG: {
 1659     bool IsVecInReg = Op.getOpcode() == ISD::SIGN_EXTEND_VECTOR_INREG;
 2447   case ISD::SIGN_EXTEND_VECTOR_INREG:

lib/CodeGen/TargetLoweringBase.cpp

  691       setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, VT, Expand);

lib/Target/Hexagon/HexagonISelLoweringHVX.cpp

   84       setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, T, Legal);
  139     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, T, Legal);

lib/Target/SystemZ/SystemZISelLowering.cpp

  359       setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, VT, Custom);
 5028   case ISD::SIGN_EXTEND_VECTOR_INREG:
 5331     } else if ((Opcode == ISD::SIGN_EXTEND_VECTOR_INREG ||

lib/Target/X86/X86ISelLowering.cpp

  984     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v2i64, Custom);
  985     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v4i32, Custom);
  986     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v8i16, Custom);
 1058       setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, VT, Legal);
 1228       setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, VT, Custom);
 1434       setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, VT, Custom);
 1662     setOperationAction(ISD::SIGN_EXTEND_VECTOR_INREG, MVT::v32i16, Custom);
 1869   setTargetDAGCombine(ISD::SIGN_EXTEND_VECTOR_INREG);
 5832   case ISD::SIGN_EXTEND_VECTOR_INREG:
 5833     return ISD::SIGN_EXTEND_VECTOR_INREG;
21637         Opc == ISD::SIGN_EXTEND_VECTOR_INREG ? ISD::SIGN_EXTEND
21660   assert(Opc == ISD::SIGN_EXTEND_VECTOR_INREG && "Unexpected opcode!");
21732     return DAG.getNode(ISD::SIGN_EXTEND_VECTOR_INREG, dl, VT, In);
21747   SDValue OpLo = DAG.getNode(ISD::SIGN_EXTEND_VECTOR_INREG, dl, HalfVT, In);
21755   OpHi = DAG.getNode(ISD::SIGN_EXTEND_VECTOR_INREG, dl, HalfVT, OpHi);
25313     ALo = DAG.getNode(ISD::SIGN_EXTEND_VECTOR_INREG, dl, ExVT, A);
25316     AHi = DAG.getNode(ISD::SIGN_EXTEND_VECTOR_INREG, dl, ExVT, AHi);
25355     BLo = DAG.getNode(ISD::SIGN_EXTEND_VECTOR_INREG, dl, ExVT, B);
25358     BHi = DAG.getNode(ISD::SIGN_EXTEND_VECTOR_INREG, dl, ExVT, BHi);
27700   case ISD::SIGN_EXTEND_VECTOR_INREG:
44728          InOpcode == ISD::SIGN_EXTEND_VECTOR_INREG) &&
44816        LHS.getOpcode() == ISD::SIGN_EXTEND_VECTOR_INREG) &&
44826        RHS.getOpcode() == ISD::SIGN_EXTEND_VECTOR_INREG) &&
44851       ISD::LoadExtType Ext = N->getOpcode() == ISD::SIGN_EXTEND_VECTOR_INREG ? ISD::SEXTLOAD : ISD::ZEXTLOAD;
44867   if (Subtarget.hasAVX() && N->getOpcode() != ISD::SIGN_EXTEND_VECTOR_INREG) {
44960   case ISD::SIGN_EXTEND_VECTOR_INREG:

unittests/CodeGen/AArch64SelectionDAGTest.cpp

  119   auto Op = DAG->getNode(ISD::SIGN_EXTEND_VECTOR_INREG, Loc, OutVecVT, InVec);